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Services und Dienstleistungen

Entwicklung

Meine Erfahrung mit vielen Infrastrukturen aus den Bereichen Semiconductor, Industrie, Consumer, Trading, Billing, Bankenwesen, Regelungstechnik und der Mechatronik ist Garant für eine schnelle Einarbeitung, sichere Analyse und kostengünstige Umsetzung von Anforderungen. 30 Jahre Erfahrung in der Entwicklung gibt die Sicherheit, dass kritische Details die nötige Beachtung finden.

Starke Analyseskills und Hardware/Software Entwicklungsleistungen zur Definition und Umsetzung von Echtzeit Embedded System-on-Chip Lösungen, Schnittstellen Konvertern, Interfaces, Komplettgeräten, Steuerungen, Robots und lokal oder Internet verteilten Systemen.

Vertraut mit Entwicklung nach Scrum, Agile, V Modell, Top-Down Bottom-Up, UML2 und OOD Verfahren und deren Zwischenstufen kann die Arbeit direkt beim Kunden vor Ort oder noch günstiger Remote in meinem Atelier stattfinden.

Entwicklungsleistungen im Bereich Entwurf, Konzept, Spezifikation, HMI Design, Rekonzeption, Reengineering, Interfacing, Datenkonversion, UML, Datenmodelle, OOD, Pipelined/Parallel Datenfluss, Code Review, Prioritäts Hierarchie, Isochrone Anwendung, TDM, Optimierung, Programmieren in C++, ANSI-C, Assembler, Ada, VHDL, Verilog und vielen anderen Sprachen.

VHDL/Verilog Entwicklung, Simulation, Optimierung zur Implementierung in FPGA, SoC und ASIC. Verlagerung von Softwarefunktionalität in die Hardware, Intellectual Property (IP) Entwicklung. Erfahrung mit Multi Clock Domains, Multi Master DMA Design, GbE, Switching Layers 1-3, NFC, A/D und D/A Konverter, Statemachines, Microcode Sequencer, Pipelining, DSP Funktionen.

Funktionalitäts- und Zuverlässigkeitstests nach Requirement Vorgaben und vom Standpunkt der Anwenderrollen bzw. User des Systems. Dazu intuitives Testen und Suche nach Schwachstellen in der Bedienung, Testbetrieb.

Elektronik, Hardware und Mechatronik Entwicklung. Leiterplatten Layout. Bestückung. Reflow. Konstruktion und Prototypenfertigung mechatronischer Komponenten. Inbetriebnahme. Bring-Up Testing.

HIL und SIL Testing zur Sicherstellung von Safety Anforderungen nach ASIL.

Prozessorerfahrung: Z80, Rabbit, 8080, 8085, 80x86, 6502, 68HC1x, 680x, 680x0, 683xx, i960, MIPS, SPARC, Transputer, Hyperstone, Coldfire, MPC60x, MPC750, ARM7/9, Cortex-M0-5, -MxF, -RxF, PIC, dsPIC, PSoC, Px4 V850E2, SAM9, MSP432E, TMS570 Herkules, etc.
DSPs: 56002, Sharc, Tigershark, Blackfin, TMS320 C28x Piccolo Delfino.
FPGA/SoC/ASIC/MixedSignal: mCluster® Tensor Bitmanipulation Engine, Nios2, Mico32, Mico8, Leon2, Leros, the YASEP, TV80, openRISC-V, open8µRISC, 6502, DSPlibs, OpenCores, eigene Lockstep Anpassungen.

mCluster®

Der Embedded Realtime mCluster® ist ein Embedded Cluster Verbund System zur Erfassung und schnellen Verarbeitung von Bitvektormustern, Bildern, vektoriellen Tensoren, Blockchains, Betriebszuständen und Sensor-Netzen. Das System basiert auf einen spezialisierten embedded Tensorprozessor mit optimierter Bitvektor Manipulation, der gegenüber ARM Cores bis zu Faktor 10 schneller sein kann bei gleichem Takt und dadurch weniger Energie benötigt. Das Konzept umfasst high-speed redundant vernetzte Processing Module und vermaschte, kompakte Sensor Module mit Power über Datalink.

Das mCluster® System wurde erdacht, um die Aussenhülle und strukturelle Integrität eines Weltraumfahrzeugs komplett und in Echtzeit überwachen zu können, ebenso wie Kommunikationspfade mit adaptiver Verschlüsselung effizient zu schützen oder Banking Bezahltransaktionen per Blockchaining noch sicherer zu machen oder um Navigationsdaten zu berechnen. Der mCluster® Tensorprozessor verfügt über einen direkt integrierten Compiler und wird in der objektorientierten Sprache VersEpos programmiert. Der Sourcecode wird verschlüsselt mit abgespeichert und kann auch noch Post Mortem analysiert werden.

Der mCluster® Tensorprozessor unterstützt verteilte und embedded Anwendungen in jeder Arbeitsumgebung. Der Befehlssatz erlaubt minimalsten OO-Overhead. Die Kombination von RISC mit CISC Ansätzen bei Befehlen und Verzweigungen mit dem 8(4) * 32(64)Bit Registersatz und minimalstem Load/Store Overhead definiert eine neue Klasse von Prozessoren. Byte und Wort Adressierungen entfallen zugunsten variabler Datenlänge (1 bis 32 Bit). Außergewöhnliche Bitmanipulations-Eigenschaften und schnelle HWIsr-SWCall-Return Umschaltung ist mit Tensorarithmetik gepaart. Direkte, einfach und doppelt indirekte Adressierung über Zeiger, APIs, Strukturen oder Objekte im Speicher. Quell- und Ziel-Zeiger Auto-Offset-Adjustment zur Matrix Adressierung ergibt kompakten Code. Auch zur schnellen verketteten, interpretativen Listenbearbeitung geeignet. Look-Ahead Prefetching im Cache optimiert Tensor Multiplikationen. Unity Cache mit 512Bit Zeilen (FPGA ab 8).

Der Assembler entfällt. VersEpos Quellcode wird 1:1 in geschützten Maschinencode übersetzt. Der Compiler ist fest integriert. Die Varianten des Prozessors sind binär inkompatibel.

Version 1 ist als reine Integereinheit mit Mul/Div/Mod/Mac, Sqrt- und Co-Sinus-Lookup konzipiert (durch ±Π/±360° ≅ ±MAXINT tolerant bei trigonometrischen Arithmetik-Überläufen). Adressraum 1G-Wort (4GB).

Version 2 unterstützt Float32/64 und verzichtet ganz auf explizite Integer Arithmetik Befehle (außer Adressen, Offsets, Indizes).

Besondere Safety-Eigenschaften: geschützter Programmablaufcode, reduzierter Befehlssatz mit Ablauffehler Erkennung, Externspeicher Verschlüsselung mit Page-Scrambling, Blockchain geschützte Call-Stacks, DMA gestütztes Freispeicher Allokations-Listenmanagement (alloc/free global oder per Thread), Einzelbitfehler Korrektur und Multibitfehler Erkennung, unterbrechungsfreie SEU Recovery durch TRIFFFT-Technologie, integriertes SEU Tracking, Lockstep-Konfiguration ist möglich.

Eine separate Power-Reset-Takt-Watchdog Einheit vervollständigt den Prozessor zum standalone Failsafe System. Redundante FO Netzwerk Links bis 6G vervollständigen einen mCluster® Knoten zur verteilten Anwendung.

Intellectual Properties (IPs) mCluster® in VHDL sind vorhanden und in Vorbereitung. Information zu VersEpos nur nach NDA.




 

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